IBM、1ナノメートル以下のチップ技術を発表
原題: IBM debuts sub-1 nanometer chip technology
なぜ重要か
半導体業界がムーアの法則の物理的限界に直面する中、IBMの0.7nmチップは次世代コンピューティングインフラとAI技術の実用化を加速させ、産業全体の技術ロードマップに大きな影響を与える。
IBMは2026年6月25日、業界初の1ナノメートル以下（0.7nm）のチップ技術を発表した。革新的な「ナノスタック」3D構造により、爪の大きさのチップに約1000億個のトランジスタを搭載。2021年発表の2nmチップの約2倍の密度を実現し、従来型のスケーリングの物理的限界を超える成果を達成。
IBMが発表した次世代チップは、0.7ナノメートル（7オングストローム）ノードで動作する業界初の1ナノメートル以下チップとなる。このチップには爪の大きさに約1000億個のトランジスタが集積され、2021年に発表された2nmチップの約2倍のトランジスタ密度を実現している。
技術的な革新は「ナノスタック」と呼ばれる新しいトランジスタアーキテクチャによって実現された。これは業界初の3次元ナノシート設計で、トランジスタを垂直方向に積層・段差配置することで、従来のナノシート技術（現在業界標準）をはるかに超える高密度実装が可能になった。各積層層で異なる材料組合せを使用できるため、各トランジスタのパフォーマンスと電力効率を個別に最適化できる。
IBM研究所長でIBMフェローのジェイ・ガンベッタ氏は「私たちは単により小さいトランジスタを製造しているのではなく、チップの構築方法そのものを再発明している」と述べた。
発表された技術仕様によると、新チップは2nmノードチップと比較して、最大で50％のパフォーマンス向上、または70％のエネルギー効率改善を実現する見込みである。この技術は生成AI、クラウドインフラストラクチャ、次世代電子機器など幅広い応用が期待されている。
ナノスタック設計の検証は、極薄誘電体ボンディング、デュアルチャネルエンジニアリング機能の実証、実装CMOSインバータの動作確認を通じて行われた。VLSI 2026で発表されたさらなる研究では、ナノスタック構造がSRAMで40％のスケーリング改善を提供することが実証されている。