RISC-V : une architecture aux défauts fondamentaux ?
Original : RISC-V: They Should Have Known Better
Pourquoi c'est important
RISC-V s'impose dans l'industrie des semi-conducteurs ; ses limites architecturales font débat.
L'ingénieur Dmitry Grinberg publie une critique technique détaillée de l'architecture RISC-V, arguant qu'elle tente de satisfaire tous les cas d'usage à la fois — des superordinateurs aux microcontrôleurs — ce qui constitue selon lui une erreur de conception fondamentale.
Dans un long article technique, Dmitry Grinberg expose ses critiques de l'ISA (Instruction Set Architecture) RISC-V. Son premier argument central : une architecture ne peut pas être optimale pour tous les cas d'usage simultanément. Les besoins d'un CPU haute performance sont, selon lui, « diamétralement opposés » à ceux d'un petit microcontrôleur basse consommation.
Concernant les microcontrôleurs embarqués, Grinberg reconnaît que RISC-V dominera probablement ce marché — notamment en remplaçant le 8051 — mais « malgré son design d'ISA, et non grâce à lui ». Pour ces cas d'usage, la densité de code, la latence d'interruption et la taille sont primordiales. Or, même le profil RV32IC nécessite l'extension Zicsr pour gérer correctement les interruptions, ce que l'auteur considère comme une complexité inutile. Il note que MIPS avait résolu ce problème plus simplement avec les registres réservés $k0 et $k1.
L'article aborde également les problèmes d'optionnalité excessive, les lacunes de l'encodage d'instructions, et des extensions manquantes jugées évidentes. Grinberg conclut que ces défauts structurels auraient pu être évités avec une meilleure gouvernance dès la conception.