IBM dévoile sa première puce sub-1 nanomètre
Original : IBM debuts sub-1 nanometer chip technology
Pourquoi c'est important
La technologie franchit les limites du nanomètre pour propulser l'industrie des semi-conducteurs vers la prochaine décennie en offrant des gains majeurs en performance et efficacité.
IBM a présenté le 25 juin 2026 sa première puce sub-nanométrique au nœud 0,7 nm, offrant près de 100 milliards de transistors avec une densité doublée par rapport à sa puce 2 nm de 2021, promettant 50 % de performance supplémentaire ou 70 % d'efficacité énergétique accrue.
IBM a annoncé le 25 juin 2026 un avancée majeure en semi-conducteurs avec la présentation de sa première technologie de puce sub-1 nanomètre (nm), basée sur l'architecture révolutionnaire « nanostack » au nœud 0,7 nm (7 ångströms). Cette réalisation marque un moment décisif pour une industrie confrontée aux limites physiques de la miniaturisation traditionnelle. La puce empile près de 100 milliards de transistors sur une surface de la taille d'un ongle, doublant la densité de la puce 2 nm dévoilée en 2021. Grâce à des innovations structurelles et matérielles, notamment l'architecture tridimensionnelle révolutionnaire de nanostack, la technologie démontre que des gains de performance et d'efficacité restent possibles même aux dimensions atomiques. Les résultats techniques publiés indiquent que la nouvelle puce offrirait jusqu'à 50 % de performance supplémentaire ou 70 % d'efficacité énergétique supérieure par rapport aux puces 2 nm d'IBM. Jay Gambetta, directeur de IBM Research et IBM Fellow, a déclaré que cette innovation « réinvente comment les puces sont construites ». L'architecture nanostack, première conception tridimensionnelle basée sur des nanofeuilles du secteur, empile et décale verticalement les transistors pour maximiser la densité. Elle permet également d'utiliser différentes combinaisons de matériaux dans chaque couche empilée, optimisant indépendamment performance et efficacité énergétique. Les validations expérimentales incluent l'intégration CMOS avec liaison diélectrique ultra-fine et démonstrations de fonctionnement d'inverseur CMOS.